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Verilog變成邏輯設計作業用
2008年10月20日 星期一
練習三
module nanf201 (0,A1,B1);
input A1,B1;
output 0;
nand (0,A1,B1);
specify
specparam
Tpd_0_1=1.13:3.09:7.75;
Tpd_1_0=0.93:2.5:7.34;
(A1=>0)=(Tpd_0_1,Tpd_1_0);
(B1=>0)=(Tpd_0_1,Tpd_0_1);
endspecify
endmodule
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